RISC-V
Pipeline & Cache L1 Simulator
Giả lập trực quan luồng nạp lệnh, xung đột dữ liệu (Hazards) và trạng thái bộ nhớ đệm
Forwarding
Ví dụ đơn giản (Không hazard)
Xung đột dữ liệu RAW
Xung đột Load-Use (LW)
Xung đột rẽ nhánh (Control)
Đọc/Ghi Cache L1
➡️ Step Cycle
▶ Run
🔄 Reset
Mã nguồn RISC-V Assembly
# Viết code Assembly ở đây ADDI x1, x0, 5 # x1 = 5 ADDI x2, x0, 10 # x2 = 10 ADD x3, x1, x2 # x3 = x1 + x2 (RAW Hazard!) SUB x4, x3, x1 # x4 = x3 - x1 SW x4, 100(x0) # Lưu x4 vào địa chỉ 100 LW x5, 100(x0) # Tải từ địa chỉ 100 vào x5
Thanh ghi RISC-V (x0-x15)
Đường ống dẫn lệnh (Pipeline Stages)
IF (Fetch)
NOP
Empty
ID (Decode)
NOP
Empty
EX (Exec)
NOP
Empty
MEM (Mem)
NOP
Empty
WB (Write)
NOP
Empty
Thống kê Hiệu năng
0
Số chu kỳ (Cycles)
0
Đã hoàn thành
0.00
Chỉ số IPC
0
Chu kỳ Bị Stall
Cache L1 (Direct-Mapped, 4 dòng)
Index
Valid
Tag
Data (Word)
Hit Rate L1:
0%
Hits:
0
| Misses:
0
Vùng nhớ chính (DRAM - Địa chỉ 100-128)
Nhật ký Hệ thống (System Logs)
Nhấn "➡️ Step Cycle" để bắt đầu mô phỏng nạp lệnh.