Bài 11: Điểm Cuối Định Luật Moore & Đóng Gói Chiplet

Mở đầu: khi transistor không thể nhỏ hơn được nữa

Suốt 5 thập kỷ, Định luật Moore (số transistor trên 1 die tăng gấp đôi mỗi ~2 năm) là động cơ ngầm phía sau MỌI bài học trước trong series này — pipeline sâu hơn (Bài 4), cache lớn hơn (Bài 7), OOO phức tạp hơn (Bài 6) đều cần NHIỀU transistor hơn để thực hiện. Nhưng thu nhỏ transistor đang chạm giới hạn VẬT LÝ thật sự — và ngành công nghiệp chip đã tìm ra lối thoát không phải bằng cách thu nhỏ hơn nữa, mà bằng cách LẮP GHÉP khác đi.

1. Giới hạn vật lý của Silicon & Sự kết thúc của Định luật Moore

Khi cổng transistor (gate) thu nhỏ xuống dưới 3nm, các electron bắt đầu "xuyên qua" lớp cách điện mỏng nhờ hiệu ứng đường hầm lượng tử (quantum tunneling) — dòng điện rò rỉ này KHÔNG PHẢI lỗi thiết kế mà là hệ quả vật lý không thể tránh khi khoảng cách vật lý tiệm cận kích thước nguyên tử. Đồng thời, đóng gói transistor dày đặc hơn tạo ra nhiệt tập trung tới mức KHÔNG THỂ bật CÙNG lúc toàn bộ die ở xung nhịp tối đa mà không cháy chip — hiện tượng Dark Silicon (phần silicon phải "tắt" hoặc chạy chậm để giữ nhiệt an toàn).

Node (nm)   Nam gioi thieu (~)   Ghi chu
180          1999                 Con thoai mai, chua co van de ro ret
65           2006                 Bat dau xuat hien dong ro ri (leakage) dang ke
14           2014                 FinFET pho bien - kiem soat kenh dan tot hon
5            2020                 Hieu ung luong tu bat dau anh huong ro ret
3 va nho hon 2023+                Quantum tunneling + Dark Silicon la rao can CHINH
                                   -> chuyen huong sang chiplet + toi uu vi kien truc

2. Xu hướng thiết kế Chiplet

Thay vì chế tạo MỘT die khổng lồ chứa mọi thành phần (CPU, I/O, cache), thiết kế Chiplet chia nhỏ thành NHIỀU die nhỏ hơn, mỗi die đảm nhận một vai trò riêng (lõi CPU, bộ điều khiển I/O, cache lớn...) — rồi ghép lại trên một interposer (nền kết nối trung gian). AMD Ryzen, Intel Meteor Lake, và Apple M-Ultra đều dùng chiến lược này.

Monolithic (1 die lon, mot khoi nguyen ven):
  +------------------------------------------+
  |  CPU cores | Cache lon | Bo dieu khien IO |
  +------------------------------------------+
  MOT loi chi tiet nho o BAT KY dau -> CA DIE hong -> ty le hong CAO voi die lon

Chiplet (nhieu die nho ghep tren interposer):
  +--------+  +--------+  +--------+  +--------+
  | CPU die|  | CPU die|  | IO die |  |Cache die|
  +--------+  +--------+  +--------+  +--------+
        \\        |            |          /
         +-------+-- Interposer (nen ket noi) --+
  MOI die nho rieng - loi 1 die CHI hong die DO, khong keo theo ca he thong

Câu "có thể ăn mòn đáng kể" ở trên đáng được thay bằng một con số, vì nó là vế đối trọng của toàn bộ phần tiết kiệm chi phí mà Mục 4 sắp tính. Nếu truy cập nội bộ mất 1ns còn truy cập vượt sang die khác mất 4ns, thì độ trễ trung bình chỉ phụ thuộc vào tỷ lệ truy cập rơi ra ngoài die:

// 30% of accesses land on another die (a poorly partitioned workload)
crossDieLatency(1, 4, 0.3);
// -> { avg: 1.9 ns, slowdown: 1.90 }   nearly twice as slow as monolithic

// The same hardware, but partitioned so only 5% of accesses cross a die
crossDieLatency(1, 4, 0.05);
// -> { avg: 1.15 ns, slowdown: 1.15 }  the penalty almost disappears

// Identical silicon, identical interposer. Only the partitioning changed.

3. Công nghệ đóng gói 3D IC & Kết nối TSV

Ngoài ghép NGANG (chiplet cạnh nhau trên interposer), công nghệ 3D IC xếp CHỒNG silicon theo chiều DỌC, kết nối các lớp bằng TSV (Through-Silicon Via — lỗ xuyên silicon dẫn điện). Ví dụ thực tế: 3D V-Cache của AMD (xếp thêm một lớp cache SRAM ngay TRÊN die CPU) và bộ nhớ HBM (High Bandwidth Memory) xếp chồng sát cạnh GPU — tăng dung lượng VÀ băng thông giao tiếp lên cực đại trong cùng diện tích bo mạch.

4. Bài toán tính toán Yield Rate & Chi phí sản xuất

Một wafer silicon tròn được cắt thành nhiều die vuông — nhưng KHÔNG PHẢI mọi die đều "sạch" lỗi. Yield (tỷ lệ đạt chuẩn) giảm dần khi diện tích die TĂNG, vì die càng lớn càng có xác suất cao "dính" phải ít nhất 1 lỗi ngẫu nhiên trên bề mặt wafer. Mô hình Poisson (đơn giản, hơi bi quan) và Murphy (thực tế hơn) đều biểu diễn quan hệ này:

$$Y_{Poisson} = e^{-A \times D} \qquad\qquad Y_{Murphy} = \left(\frac{1 - e^{-A \times D}}{A \times D}\right)^2$$

với $A$ = diện tích die (mm²), $D$ = mật độ lỗi (lỗi/mm²). Verified thật: wafer 300mm (chuẩn công nghiệp), mật độ lỗi 0,001 lỗi/mm² — die nguyên khối 600mm² chỉ cắt được 90 die/wafer, Yield (Murphy) chỉ 56,55%. Chia thành 4 chiplet 150mm² (tổng logic TƯƠNG ĐƯƠNG die lớn) cắt được 416 die/wafer — gần gấp 5 lần — với Yield tăng vọt lên 86,23%.

function yieldMurphy(area, defectDensity) {
  const x = area * defectDensity;
  return Math.pow((1 - Math.exp(-x)) / x, 2);
}
function diesPerWafer(waferDiameterMm, dieAreaMm2) {
  const waferArea = Math.PI * Math.pow(waferDiameterMm / 2, 2);
  const edgeLoss = (Math.PI * waferDiameterMm) / Math.sqrt(2 * dieAreaMm2);
  return Math.floor(waferArea / dieAreaMm2 - edgeLoss);
}
function costPerGoodDie(waferCostUsd, dieAreaMm2, waferDiameterMm, defectDensity, yieldFn) {
  return waferCostUsd / (diesPerWafer(waferDiameterMm, dieAreaMm2) * yieldFn(dieAreaMm2, defectDensity));
}
// Verified: diesPerWafer(300, 600) = 90;  diesPerWafer(300, 150) = 416
// Verified: yieldMurphy(600, 0.001) = 0,5655;  yieldMurphy(150, 0.001) = 0,8623

Với giá 1 wafer 10.000 USD (giá trị minh hoạ): chi phí cho MỘT die nguyên khối đạt chuẩn ~ 196,49 USD. Chi phí để có ĐỦ 4 chiplet đạt chuẩn (đúng bằng 1 sản phẩm hoàn chỉnh, tổng logic tương đương die lớn) chỉ ~111,51 USD — rẻ hơn 43%. Đây chính là động lực kinh tế mạnh mẽ thúc đẩy ngành công nghiệp chip chuyển sang chiplet.

const costMono = costPerGoodDie(10000, 600, 300, 0.001, yieldMurphy);       // ~196,49 USD
const costChiplet1 = costPerGoodDie(10000, 150, 300, 0.001, yieldMurphy);   // ~27,88 USD/chiplet
const costChiplet4 = costChiplet1 * 4;                                      // ~111,51 USD (can 4 chiplet)
// Verified: costChiplet4 (111,51) < costMono (196,49) - re hon dung 43%

5. Hoá đơn đầy đủ: vì sao chip nhỏ vẫn làm nguyên khối

Con số "rẻ hơn 43%" vừa tính có một chỗ cần nói rõ: nó chỉ đếm tiền silicon. Nhưng chiplet phải trả những khoản mà die nguyên khối không hề có:

• Đế interposer — bản thân nó là một miếng silicon nữa, phải sản xuất và cũng có giá.
• Test từng die trước khi ghép — đây là bài toán known-good die: ghép nhầm một die hỏng vào gói thì hỏng cả gói, kéo theo mọi die tốt đã nằm trong đó. Nên mỗi mảnh phải được kiểm riêng trước, và mỗi lượt kiểm đều tốn tiền.
• Rủi ro lắp ráp — bước ghép nhiều mảnh có tỷ lệ hỏng riêng, và gói hỏng nghĩa là mất trắng toàn bộ silicon tốt bên trong.

Đưa cả ba khoản đó vào cùng bài toán 600mm² ở Mục 4:

// Monolithic 600mm2: no interposer, simple packaging, 99% package yield
// -> silicon 196.49 + packaging 3.00  = 201.51 USD

// Chiplet 4 x 150mm2: interposer 15, test + assembly 3/die, 97% package yield
// -> silicon 111.51 + packaging 27.00 = 142.79 USD

// Real saving: 29%, not 43%. Packaging is 19.5% of the chiplet bill.

// Now the SAME comparison on a SMALL chip: 100mm2 against 4 x 25mm2
// -> monolithic 20.46 USD   |   chiplet 43.53 USD
// The chiplet costs MORE THAN TWICE as much. Cutting it up was the wrong call.

6. Thực hành: Trình giả lập tính toán Yield & Chi phí Wafer

Đổi diện tích die, mật độ lỗi, kích thước wafer và số chiplet cần thiết để xem trực tiếp Yield và chi phí thay đổi ra sao — thử tăng diện tích die nguyên khối để thấy Yield giảm nhanh cỡ nào:

Tóm lược

• ✅ Định luật Moore chậm lại do giới hạn vật lý thật (quantum tunneling dưới 3nm, Dark Silicon) — nhưng hiệu năng CPU vẫn tăng nhờ tối ưu vi kiến trúc và đóng gói, không chỉ nhờ thu nhỏ transistor.
• ✅ Chiplet chia nhỏ die lớn thành nhiều die nhỏ ghép trên interposer — mỗi die lỗi CHỈ hỏng chính nó, không kéo theo cả hệ thống như monolithic.
• ✅ 3D IC + TSV xếp chồng silicon dọc, tăng dung lượng/băng thông — đổi lại thách thức giải nhiệt tầng dưới.
• ✅ Verified: die 600mm² chỉ 90/wafer, Yield 56,55%; chiplet 150mm² tới 416/wafer, Yield 86,23%. Chi phí monolithic ~196,49 USD vs 4 chiplet ~111,51 USD — rẻ hơn 43%.
• ✅ Pitfall: con số tiết kiệm trên chưa tính chi phí đóng gói + kiểm thử từng chiplet.
• ✅ Định luật Dennard (mật độ công suất) hỏng từ ~2006, TRƯỚC Định luật Moore — đó mới là lý do xung nhịp đứng yên, ngành chuyển sang nhiều nhân, và Dark Silicon xuất hiện.
• ✅ Verified: chiplet chính là NUMA thu nhỏ — 30% truy cập vượt die làm chậm 1,9 lần, còn chia khéo để chỉ 5% vượt die thì chỉ chậm 1,15 lần. Cùng phần cứng, khác chỗ đặt ranh giới.
• ✅ Verified: lợi thật của chiplet là 29% chứ không phải 43% — con số 43% chỉ đếm silicon, bỏ qua đế nối, test từng die (known-good die) và rủi ro lắp ráp; đóng gói chiếm 19,5% hoá đơn chiplet.
• ✅ Verified và đảo chiều: với chip 100mm², chiplet ĐẮT HƠN GẤP ĐÔI nguyên khối (43,53 vs 20,46 USD). Chiplet chỉ thắng khi die đủ TO để yield đã tệ sẵn.

Cả bài này là câu chuyện về việc vắt nốt những gì còn lại của silicon: không thu nhỏ được nữa thì cắt nhỏ ra, không cắt nhỏ được nữa thì xếp chồng lên. Nhưng mọi cách đó đều giữ nguyên một giả định gốc — rằng đơn vị tính toán là bit, chỉ nhận 0 hoặc 1. Chính hiệu ứng đường hầm lượng tử đang phá hỏng transistor ở Mục 1 lại là thứ mà một hướng máy tính khác chọn làm nguyên liệu thay vì xem là hỏng hóc. Bài 12 khép series bằng hướng đó.

Trắc nghiệm ôn tập